home *** CD-ROM | disk | FTP | other *** search
/ Software Vault: The Diamond Collection / The Diamond Collection (Software Vault)(Digital Impact).ISO / cdr14 / intel_p6.zip / P6ISSC.TXT < prev    next >
Text File  |  1995-02-16  |  5KB  |  94 lines
  1.  
  2. INTEL PRESENTS P6 MICROARCHITECTURE DETAILS
  3. Technical Paper Highlights "Dynamic Execution" Design
  4.  
  5. SAN FRANCISCO, Calif., Feb. 16, 1995  -- Intel Corporation today 
  6. disclosed details of the first fruit of a parallel engineering effort, 
  7. the next-generation P6 microprocessor, at an engineering conference here. 
  8. The presentation of technical details follows the delivery of first 
  9. working samples to OEMs.
  10.     
  11.     The 5.5-million transistor chip will deliver the highest level of 
  12. processor performance for the Intel Architecture when systems using the chip 
  13. begin to ship in the second half of this year.  P6 will achieve this 
  14. performance using a unique combination of technologies known as Dynamic 
  15. Execution.
  16.     
  17.     P6 microarchitecture details were presented by Intel at the IEEE 
  18. International Solid State Circuits Conference (ISSCC), an annual industry 
  19. gathering where technical innovations are showcased and discussed.  Details 
  20. on P6's unique approach to high-performance processing, described collectively 
  21. as Dynamic Execution, were presented by Dr. Robert Colwell, P6 architecture 
  22. manager, at ISSCC.
  23.     
  24.     Colwell explained that this architectural enhancement is the next step 
  25. beyond the superscalar advance implemented in the Pentium(R) processor. 
  26. Dynamic Execution is a combination of technologies -- multiple branch 
  27. prediction, data flow analysis and speculative execution -- that is 
  28. constantly feeding P6's data-crunching units.  Intel engineers were able to 
  29. implement Dynamic Execution by analyzing how billions of lines of code in 
  30. software programs are typically executed by processors.  Collectively, these 
  31. technologies allow the P6 to operate as an efficient information factory.
  32.     
  33.     Multiple branch prediction increases the amount of work available 
  34. for the microprocessor to execute.  Data flow analysis schedules the 
  35. instructions to be executed when ready, independent of the original program 
  36. order.  Speculative execution allows the P6 to keep its superscalar engine 
  37. as busy as possible by executing instructions that are likely to be needed.
  38.     
  39.     With these technologies, the P6 can efficiently analyze much larger 
  40. sections of incoming program flow than any previous PC processor, swiftly 
  41. allocate internal resources, and intelligently optimize work that can be 
  42. done in parallel.  Consequently, more data can be processed in a given time 
  43. period.
  44.  
  45. Parallel Design Teams Learn From Each Other
  46.     
  47.     The concept of P6's Dynamic Execution engine began in 1990, when 
  48. today's mainstream Pentium(R) processor was still just a software simulation. 
  49.     
  50.     "Intel's use of parallel engineering teams for chip design has 
  51. compressed delivery cycles of new generations of chips, cutting the time 
  52. about in half," said Albert Yu, senior vice president and general manager, 
  53. Microprocessor Products Group.  "As a result, computer users will have some 
  54. of the most powerful, low-cost engines at hand to enrich the desktop with 
  55. software and other capabilities we only imagined five years ago," he said.
  56.     
  57.     Yu said the Oregon-based P6 design team, building on the knowledge 
  58. gained from the Pentium processor design, embarked on an innovative 
  59. system-level solution to the next-generation processor involving the 
  60. processor, cache (high-speed supporting memory), and bus (the transport 
  61. mechanism that keeps data flowing into and out of the processor).  "This 
  62. approach will ensure that computers built around P6 will be able to take 
  63. advantage of the chip's processing power when it is introduced as a 
  64. commercial product later this year," he said.
  65.     
  66.     The system-level approach means the P6 will be the first high-volume 
  67. microprocessor with two die in a single package.  A dual-cavity, standard 
  68. PGA package contains a P6 die and a companion level two (L2) cache die.  
  69. The two chips communicate using a highly-optimized bus which contributes 
  70. to high performance by tightly-coupling the processor to its primary 
  71. data source.
  72.  
  73. Additional Features
  74.     
  75.     In addition to providing new levels of performance, the P6 will contain 
  76. new features which will greatly simplify the design of multiprocessor systems 
  77. and improve overall system reliability.  Among applications that will benefit 
  78. greatly from this processing power are: desktop applications such as image 
  79. processing, speech recognition, software-only videoconferencing and 
  80. multimedia authoring, and server applications such as transaction and 
  81. database processing.
  82.     
  83.     At introduction in the second half of this year, the P6 processor 
  84. will operate at 133 MHz and will use a power supply of 2.9 volts.  The 
  85. low voltage also contributes to low power dissipation, which is expected 
  86. to be only about 14 watts, typically, for the processor and L2 cache combined.
  87. Complete performance and power dissipation information will also be available 
  88. at that time, although estimated performance has been measured at more than 
  89. 200 SPECint92 on a prototype system, twice the performance of today's fastest 
  90. Pentium processor. 
  91.  
  92.     Intel, the world's largest chip maker, is also a leading manufacturer 
  93. of personal computer, networking and communications products.
  94.